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【ARM】SMMU系统虚拟化整理

news 来源：原创 2024/9/20 15:37:52

1.MMU的基本介绍

内部文档整理

MMU-500 是一个系统级的内存管理单元（Memory Management Unit, MMU），它负责将输入地址转换为输出地址，这一过程基于 MMU-500 内部寄存器和转换表中的地址映射和内存属性信息。MMU-500使用的是ARM SMMU架构v2，以下是 MMU-500 的主要功能和组件的详细解释：

地址转换阶段：
- 地址从输入地址转换到输出地址的过程被称为地址转换的一个阶段。
支持 ARM 架构：
- MMU-500 支持 ARMv7 和 ARMv8 架构定义的转换表格式。
转换类型：
- 第一阶段转换：将输入的虚拟地址（Virtual Address, VA）转换为输出的物理地址（Physical Address, PA）或中间物理地址（Intermediate Physical Address, IPA）。
- 第二阶段转换：将输入的 IPA 转换为输出的 PA。
- 组合阶段转换：将输入的 VA 转换为输出的 IPA，然后将该 IPA 转换为 PA。MMU-500 为每个转换阶段执行转换表遍历。
多级地址查找：
- 地址转换可以跨越两个阶段，即第一阶段和第二阶段。地址转换可能需要多次转换表查找，每次转换表查找被描述为地址查找的一个级别。每个第一阶段转换的级别可能需要额外的第二阶段转换。
内存属性定义：
- 除了将输入地址转换为输出地址外，地址转换的每个阶段还定义了输出地址的内存属性。在两阶段转换中，第二阶段转换可以修改第一阶段转换定义的属性。
转换阶段的禁用或旁路：
- 地址转换的一个阶段可以被禁用或旁路，MMU-500 可以为禁用和旁路的转换阶段定义内存属性。
上下文识别：
- MMU-500 使用请求主设备（requesting master）的输入来识别上下文。这个上下文告诉 MMU-500 用于转换的资源，包括要使用的转换表。
第一阶段转换：
- 通常与应用程序和操作系统级别的操作相关联，VA 范围可以被分割成两个子范围，由转换表基寄存器（Translation Table Base registers）TTBR0 和 TTBR1 转换，每个都有相关的转换表和控制寄存器。
支持的页面大小：
- ARMv7 架构：MMU-500 支持所有页面大小。
- ARMv8 架构：除了 16KB 页面粒度外，MMU-500 支持所有页面大小。
安全和非安全转换上下文：
- 第一阶段转换支持安全和非安全转换上下文。通常，适当的操作系统：
  - 定义内存中的第一阶段转换的转换表，用于其安全状态。
  - 配置 MMU-500 以配置第一阶段转换，然后启用转换。
第二阶段转换：
- 仅支持非安全（Non-secure）转换上下文。典型的两级地址转换使用模型如下：
  - 非安全操作系统定义第一阶段地址转换，用于应用程序级和操作系统级操作。它假设自己是从处理器使用的 VAs 映射到物理内存系统中的 PAs，但实际上它将 VAs 映射到 IPAs。这个mapping的含义是 OS使用的translation table中的address是处于IPA address空间的，然后需要stage2来将IPA转换成PA。
  - 管理程序（hypervisor）定义第二阶段地址转换，将 IPAs 映射到 PAs。这是其虚拟化一个或多个非安全客户操作系统的一部分。
转换后备缓冲器（TLB）：
- MMU-500 可以在 TLB 中缓存转换表查找的结果，这意味着 MMU-500 也支持 TLB 维护操作。
参考文档：
- 有关 MMU-500 支持的架构特性的更多信息，请参阅 ARM® 系统内存管理架构规范。
- 有关地址转换（包括转换表格式和 TLB 维护操作）的更多信息，请参阅：
  - ARM® 架构参考手册，ARMv7-A 和 ARMv7-R 版。
  - ARM® 架构参考手册，ARMv8，针对 ARMv8-A 架构配置。
MMU-500 的关键组件：
- 转换缓冲单元（Translation Buffer Unit, TBU）：包含一个 TLB，用于缓存页表。MMU-500 为每个连接的主设备实现一个 TBU，设计为靠近主设备本地。
- 转换控制单元（Translation Control Unit, TCU）：控制和管理地址转换。MMU-500 实现一个单一的 TCU。
- 互连：将多个 TBU 连接到 TCU。

下图给出一个系统中SMMU集成的例子：

1.1 特点梳理

地址虚拟化：
- 为基于 ARM 处理器的系统和其他总线主设备提供地址虚拟化。
支持的转换：
- 第一阶段转换（Stage 1）。
- 第二阶段转换（Stage 2）。
- 第一阶段后跟第二阶段转换（Stage 1 followed by Stage 2）。
可编程服务质量（QoS）：
- 允许根据服务质量对请求进行仲裁。
分布式转换支持：
- 支持多达 32 个 TBUs（Translation Buffer Units）的分布式转换。
转换支持的地址范围：
- 支持 32 位到 49 位的虚拟地址范围和 48 位的物理地址范围。
多事务上下文：
- 支持多达 128 个可配置的上下文和可编程页面大小。MMU-500 使用主设备输入流 ID 来映射每个上下文。
转换支持：
- 支持 ARMv7 VMSA 的第一阶段转换。
- 支持 ARMv8 AArch32 的第一阶段和第二阶段转换。
- 支持 ARMv8 AArch64 的第一阶段和第二阶段转换，包括 4KB 和 64KB 粒度。
- 支持第一阶段后跟第二阶段的转换。
页面大小限制：
- 除了 ARMv8 架构定义的 16KB 页面粒度外，支持所有页面大小。
PTW 请求的仲裁：
- 使用已编程的 QoS 值对来自不同 TBUs 的 PTW（Page Table Walk）请求进行仲裁。
页面表遍历的缓存：
- 存储中间页面表遍历数据。
TLB 中的页面表项缓存：
- 在 TLB 中缓存页面表项，以提高地址转换的效率。
TLB 命中下未命中（HUM）支持：
- 支持在 TLB 命中时处理未命中的情况。
可配置的 PTW 深度：
- 使用并行 PTWs 配置 PTW 深度。
TLB 失效：
- 通过 AMBA 4 DVM 信号或寄存器编程进行 TLB 失效。
转换和保护检查支持：
- 包括 TrustZone® 扩展支持。
故障处理、记录和信号：
- 包括需求分页和对暂停模型的支持。
AMBA 从属接口：
- 每个 TBU 支持一个 ACE-Lite 从属接口，用于连接需要地址转换的总线主设备。
AMBA 主接口：
- 支持 ACE-Lite 和 DVM 的主设备事务或 PTWs。
AXI4 接口：
- 用于编程的 AXI4 接口。
TLB 缓存的两个级别：
- 宏 TLB（Macro TLB）。
- 微 TLB（Micro TLB）。
错误检测和失效：
- TLB 和遍历缓存 RAM 支持单比特错误检测和错误检测后的失效。上下文消歧多 FIFO（MFIFO）RAM 支持单比特错误检测和校正。
调试和性能监控事件：
- 提供调试和性能监控功能。
TCU 核心时钟速度：
- TCU 核心可以在 TCU 外部接口时钟速度的一半运行。
预取缓冲器：
- 预取下一个 4K 或 64K leaf page entry，以减少延迟。
IPA2PA 缓存：
- 加速第一阶段后跟第二阶段的转换。
支持每个 TBU 主接口的未完成事务：
- 支持每个 TBU 主接口多达 256 个未完成事务。
服务质量方案中优先级提升支持：
- 作为 QoS 方案的一部分，支持优先级提升。