基于xilinx fpga RFSOC系列的Ultrascale+ RF Data Converter ip详解说明
目录
- 1 概述
- 2 IP功能
- 2.1 ADC性能
- 2.2 DAC性能
- 3 IP端口
- 4 代码框架
- 4.1 ADC功能框图
- 4.2 DAC功能框图
- 5 收发数据时序
- 5.1 ADC数据格式
- 5.2 DAC数据格式
- 6 时钟配置
- 6.1 ADC/DAC参考时钟
- 7 数据格式配置模式
- 7.1 ADC的配置模式
- 7.1.1 Real -> real;
- 7.1.2 Real ->IQ;
- 7.1.3 IQ -> IQ;
- 7.2 DAC的配置模式
- 7.2.1 Real -> real;
- 7.2.2 IQ -> Real;
- 7.2.3 IQ -> IQ;
- 8 其他
1 概述
本文用于讲解Xilinx IP 的ZYNQ Ultrascale+ RF Data Converter ip的功能，以及使用说明，方便使用者快速上手。
参考手册：
《PG269》
《ds889》
注意：
使用本IP的前提条件：vivado的版本要高于2020.2；
2 IP功能
本IP主要是实现RFSOC器件的ADC与DAC功能；其AD/DA路数如下：
2.1 ADC性能
2.2 DAC性能
3 IP端口
图 1 IP 端口截图
ip的端口如上图所示（一收一发模式），说明如下表所示：
表 1 端口说明表
序号 端口名 功能说明 备注
-
s_axi IP配置端口 -
s00_axis dac数据输入端口 -
adc0_clk adc输入参考时钟 -
dac0_clk dac输入参考时钟 -
vin0_01 adc输入引脚 -
sysref_in sysref输入时钟 -
s_axi_aclk s_axi端口数据对应的时钟 -
s_axi_aresetn s_axi端口数据对应的复位信号 -
m0_axis_aresetn m0_axis端口数据对应的复位信号 -
m0_axis_aclk m0_axis端口数据对应的时钟 -
s0_axis_aresetn s0_axis端口数据对应的复位信号 -
s0_axis_aclk s0_axis端口数据对应的时钟 -
m00_axis Adc输出的数据端口 -
clk_adc0 ADC经过PLL后的时钟 -
clk_dac0 DAC经过pll后的时钟 -
irq 中断
4 代码框架
4.1 ADC功能框图
通过上图可以看出本ADC的数据流中还有Gain/Phase,I/Q Mixer ，Decimation的控制；
4.2 DAC功能框图
通过上图可以看出本DAC的数据流中还有Interpolation, I/Q Mixer ,Gain/Phase,Filter的控制；
5 收发数据时序
5.1 ADC数据格式
以如上模式为例，可以看出，ADC输出的数据是一个aclk输出8个采样点并行输出。数据对应关系为：8*16bit=128bit;由图上看是低16bit为第一个数，高16bit为最后一个数据；
5.2 DAC数据格式
以如上模式为例，可以看出，DAC输的输入数据是一个aclk输出16个采样点并行输入。数据对应关系为：8*16bit=128bit;由图上看是低16bit为第一个数，高16bit为最后一个数据；
6 时钟配置
6.1 ADC/DAC参考时钟
如上图所示，当选择PLL模式时，ADC/DAC的参考时钟会根据采样率自己计算，假如不使用PLL模式，则ADC/DAC的参考时钟与采样率相等。
6.2 Sysref参考时钟
以上是手册上关于sysref的计算，这里简单解释一下，重点主要有：
1） sysref的频率与DAC/ADC的采样率有16倍关系；
2） GCD代表公约数；
3） 最终的sysref的频率要小于10MHZ；
7 数据格式配置模式
7.1 ADC的配置模式
ADC的配置模式主要有：
7.1.1 Real -> real;
7.1.2 Real ->IQ;
7.1.3 IQ -> IQ;
7.2 DAC的配置模式
DAC的配置模式主要如下。
DC的配置模式主要有：
7.2.1 Real -> real;
7.2.2 IQ -> Real;
7.2.3 IQ -> IQ;
8 其他
此外RFSOC还可以设置DDC/DUC，滤波器，NCO等功能，感兴趣的请参阅手册，这里就不作详细介绍了。