SpinalHDL之spinal.core 组件（上篇）
本文作为SpinalHDL学习笔记第四十九篇，介绍SpinalHDL的spinal.core 组件相关内容。
本文档描述了该语言的核心组件。它涵盖了大部分情况
核心语言组件如下：
• 时钟域 ，允许在设计中定义和操作多个时钟域
• 存储器实例化，允许自动实例化 RAM 和 ROM 存储器。
• IP 实例化，使用现有的 VHDL 或 Verilog 组件实例化。
• 赋值
• When / Switch
• 组件层次结构
• Area
• 函数
• 实用函数
• VHDL 生成器
目录：
1.时钟域定义
2.赋值
1.时钟域定义
在 Spinal 中，时钟和复位信号可以组合起来创建 时钟域 。时钟域可以应用于设计的某些区域，该
区域的所有实例化的同步元件将 隐式地 使用该时钟域。时钟域像堆栈一样工作，这意味着，如果你的逻辑位于给定时钟域中，您仍然可以在其上应用另一个时钟域。