数字IC/FPGA中有符号数的处理探究

做秋招笔试题时不出意外地又发现了知识盲区，特此学习记录。

1.前提说明

        有符号数无非分为两种：正数和负数，其中正数的符号位是0，不会引起歧义，负数的符号为1，采用的是补码表示。

        此处复习一下补码的知识：对正数而言原码反码补码一致，负数则有区别，要掌握将熟知的十进制负数转化成补码的形式表示，反之亦然。

1.1根据补码计算实际值

        转化规则为：如果符号位（最高位）是0，那么这个数是非负数，补码和实际值相同。如果符号位是1，这个数是负数，需要将其转换为实际值：对补码每一位取反再+1，得到绝对值；在实际值前加负号，即为结果。

        例：补码为1111100，取反再+1得到0000100，即十进制的4，再加上负号，实际值为-4。

1.2实际值转化为补码

        假设我们有一个十进制数要转化为n位的二进制补码。

        对于正数，直接将其转换为二进制形式，然后在前面补足0达到n位即可。

        对于负数，取其绝对值转化为二进制形式，在前面补足0达到n位；对二进制数取反+1，得到最终结果。

        例：写出十进制数-4的8位补码：取绝对值并补0，得到00000100，全部取反再+1，得到11111100，与上文相同。

1.3 位扩展

        对于有符号数和无符号数来说，位数的扩展也是不一样的规则：

        对于无符号数，前置足够数量的0，即所谓的零扩展位；

        对于有符号数来说，需要前置n个所谓的符号扩展位即最高位，比如1100要扩展成8位的结果是11111100。

        特别注意的是有符号数和无符号数进行运算时的扩展规则：

        （1）两个数位宽相同，则扩展一位，这个一位的扩展是为了防止符号错误传播到结果中。            （2）如果有符号数和无符号数的位宽不同，Verilog 会首先将较短的那个操作数扩展到与较长的操作数相同的位宽，然后再进行加法或其他操作。如$signed(8'hff) + $unsigned(16'h00ff)会将8’ff扩展为 16 位有符号数：ffff，无符号数继续保持，计算时再同（1）一样处理扩展1位。

2.有符号数的运算

        在Verilog中，有符号数的加法和减法操作与无符号数有所不同，需要特别注意。

module signed_adder (input signed [7:0] a,input signed [7:0] b,output signed [8:0] c
);
always @(*) beginc = a + b;
end
endmodule

        在这个示例中，输入和输出都是带符号数。在Verilog中，使用signed关键字明确表示这是有符号数。需要注意，在进行加法运算时，输出的位宽要比输入的位宽宽一位，以便容纳可能的溢出。

        这种情况下结果不会存在溢出，那么如果c的位宽不够呢？

module adder(input signed [3:0] a,input signed [3:0] b,output signed [3:0] c
);
a = 4'b1011;
b = 4'b1001;
c = a + b;
$display("c = %d",c);
endmodule

        对1011+1001进行计算，得到的结果是10100，但是c只有4位的宽度，对最高位产生了截断，因此最终得到的是0100，转化为十进制数的话输出结果是4.听起来很反直觉，两个负数相加却得到了正数的结果，这正是由于输出的宽度不够造成了错误的溢出现象，因此在我们进行运算时要特别注意给出足够的宽度。

3.有符号数的运算和扩展

        首先要明确：有符号数和有符号数运算，结果为有符号数；有符号数和无符号数运算，结果为无符号数；无符号数和无符号数运算，结果为无符号数。

logic signed[15:0]va0 = -1;  //16'hffffwire signed[17:0]en0 = va0 - $signed(16'h1);  
wire signed[17:0]en1 = va0 + $signed(16'hffff);  
wire       [17:0]en2 = va0 - $signed(16'h1);  
wire       [17:0]en3 = va0 + $signed(16'hffff);

        以上结果均为3fffe，很显然，两个有符号数进行操作得到的结果是有符号数，位宽拓展时拓展符号位，从fffe拓展成了3fffe。左侧是否声明signed不改变右侧运算结果的符号数属性。

        为什么en1和en3右侧的结果是fffe而不是1fffe？因为在 Verilog 中，如果将两个16位数相加而且不特别指定结果的位宽，结果通常是取与操作数相同的位宽。因此，结果的最高位（即第 17 位）会被丢弃，只保留 16 位的结果。

wire signed[17:0]en4 = va0 - 16'h1;  
wire signed[17:0]en5 = va0 + 16'hffff;  
wire       [17:0]en6 = va0 - 16'h1;  
wire       [17:0]en7 = va0 + 16'hffff;

        而有符号数和无符号数的操作结果是无符号数，高位拓展只拓展0。因此en4、ten6的输出结果是fffe，而en5、en7的输出结果是1fffe。

        为什么en5、en7又是1fffe而不是fffe呢？因为有符号数和无符号数操作时verilog会扩展他们的位数，保证正确的符号处理，va0拓展为1ffff，ffff拓展为0ffff，相加得到17位数1fffe。

wire signed[17:0]en8  = $unsigned(va0 - $signed(16'h1));  
wire signed[17:0]en9  = $unsigned(va0 + $signed(16'hffff));  
wire       [17:0]en10 = $signed(va0 - 16'h1);  
wire       [17:0]en11 = $signed(va0 + 16'hffff);

        无符号数和无符号数的操作结果是无符号数，无须赘述。en8和en9右侧是无符号数fffe，拓展为18位依旧是fffe；en10和en11右侧为有符号数fffe和1fffe，拓展成18位均变成3fffe。

        这个结果也印证了：等号左侧信号声明中的signed/unsigned不影响右侧运算结果的符号数属性；右侧运算之后通过$signed和$unsigned指定了符号属性，所以后面的位宽拓展就按照对应的属性。左侧信号声明的signed/unsigned影响的是结果在十进制下的转化：若c=1011是一个4位数，当它是unsigned时十进制输出结果是11，当它是signed时十进制输出结果是-5.