《PCI Express体系结构导读》随记 —— 第I篇 第3章 PCI总线的数据交换（8）
接前一篇文章：《PCI Express体系结构导读》随记 —— 第I篇 第3章 PCI总线的数据交换（7）
3.3 与Cache相关的PCI总线事务
PCI总线规范定义了一系列与Cache相关的总线事务，以提高PCI设备与主存储器进行数据交换的效率，即DMA读写的效率。当PCI设备使用DMA方式向存储器进行读写操作时，一定需要经过HOST主桥，而HOST主桥通过FSB总线（在许多处理器中，HOST主桥与FSB之间还存在SoC平台总线）向存储器控制器进行读写操作时，需要进行Cache共享一致性操作。
PCI设备与主存储器进行的Cache共享一致性增加了HOST主桥的设计复杂度。在高性能处理器中Cache状态机的转换模型十分复杂。而HOST主桥是FSB上的一个设备，需要按照FSB规定的协议处理这个Cache一致性，而多级Cache的一致性和状态转换模型一直是高性能处理器设计中的难点。
不同的HOST主桥处理PCI设备进行的DMA操作时，使用的Cache一致性的方法并不相同。因为Cache一致性操作不仅与HOST主桥的设计相关，更是主要与处理器和Cache Memory系统设计密切相关。
PowerPC和x86处理器可以对PCI设备所访问的存储器进行设置，其设置方法并不相同。其中，PowerPC处理器，如MPC8548处理器，可以使用Inbound寄存器的RTT字段和WTT字段，设置在PCI设备进行DMA操作时，是否需要进行Cache一致性操作，是否可以将数据直接写入Cache中；而x86处理器则可以使用MTRR（Memory Type Range Registers）设置物理存储器区间的属性，是否为可Cache空间。
但是与PowerPC处理器相比，x86处理器在处理PCI设备的Cache一致性上略有不足，特别是网络设备与存储器系统进行数据交换的效率。因为x86处理器所重点优化的是PCIe设备，目前x86处理器使用的IOAT（I/O Acceleration Technology）技术，极大增强了PCIe设备与主存储器进行数据通信的效率。但是这种技术仍然不能与一些Data Plane处理器，如XLP832，P4080处理器优化I/O访问的技术相提并论。毕竟x86处理器所适用的领域依然是PC、服务器等计算和控制领域，并不是Data Plane处理器领域。
下文分别讨论在PowerPC与x86处理器中，PCI设备进行DMA写操作时，如何进行Cache一致性操作。
3.3.1 Cache一致性的基本概念
PCI设备对可Cache的存储器空间进行DMA读写的操作的过程较为复杂，有关Cache一致性的话题可以独立成书。而不同的处理器系统使用的Cache Memory的层次结构和访问机制有较大的差异，这部分内容也是现代处理器系统设计的重中之重。
本节仅介绍在Cache Memory系统中与PCI设备进行DMA操作相关的一些最为基础的概念。在多数处理器系统中，使用了以下概念描述Cache一致性的实现过程：
1. Cache一致性协议
2. HIT#和HITM#信号
3. Cache一致性协议中使用的Agent
4. FSB的总线事务
欲知详情，请看下回。